«Разработка приемопередатчика (проект на verilog и vhdl)»

<div><p>Устройство – приемопередатчик. Состоит из ряда блоков.</p> <p>Суть задачи в следующем. У меня есть готовые исходные блоки, написанные на языке VHDL. Задача состоит в том, чтобы переписать все блоки с VHDL на Verilog. Далее необходимо скомпилировать полученный блок, тем самым проверив его правильность. Затем необходимо составить т.н. Test Bench (иными словами задать условия для моделирования блоков), затем промоделировать полученные блоки с получением графических диаграмм работы.</p> <p>Примечание. Часть блоков я уже переписал таким вот образом. Два блока из тех, что переписаны мною (Timer, SynchronizeOnePulse) полностью готовы. То есть можно ориентироваться по ним. В них есть исходный код на VHDL, есть переписанный код под Verilog, есть составленное тестовое описание и есть диаграммы работы. По сути, задача в том, чтобы сделать с остальными блоками то же самое. Некоторые из оставшихся блоков я также переделал с VHDL на Verilog и прокомпилировал, но НЕ сделал Test Bench и НЕ промоделировал. То есть их тоже можно использовать в дальнейшей работе. Некоторые блоки имеются лишь только как исходники на VHDL.</p> <p>Автору пришлю с исходными VHDL-файлами, готовые образцы двух блоков, а также начатые мною, но незавершенные блоки на Verilog. Во время своей работы я использовал программу Active-HDL 7.1. Было бы хорошо, чтобы Ваша работа продолжалась в ней же. Хотя это, конечно, непринципиально. Только при возможности. Главное читаемость программой VHDL и Verilog – описаний. В случае возникновения вопросов, готов на них ответить. За скорость готовы доплатить.</p></div>